华为
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一面：早上九点开始一面，大概面了1个小时
面试官很有礼貌，询问我是否同意录频，接着介绍面试流程：（1）首先是自我介绍然后问一些基础知识；（2）回顾机试答题情况；（3）手撕代码，在本地IDE运行。
（1）自我介绍，然后开始根据简历提问。问学过哪些课程，栈和队列的区别，如何用两个栈实现队列，ARM和X86的区别，简述SPI协议，IIC和SPI的速率分别是多少。
（2）回顾机试，讲解机试时的做题思路
（3）第三个环节就是手撕代码了，面试官问了我用C是吗，然后给了我一道排序题：给定两个数组arr1和arr2，要求把arr1中的元素按照arr2中元素出现的顺序排序，如果arr1中出现的元素在arr2中没有，那就按照升序排列。
给了我30分钟写，我问是否要写成输入输出模式，面试官说不用，直接写在里面显示输出就行。要求在本地IDE能运行。这道题我花了20分钟完成一遍过没有出现bug，然后面试官要我讲解做题思路，最后给代码截屏，提前10分钟结束了面试
本次面试就结束了，进入反问环节
我想要面试官对我本次面试给一个评价或者建议，但是评价是能说的，不符合流程，建议也没咋给，急忙忙的好像要去下一场面试吧。然后本次面试就结束了。
二面：一面结束后几分钟就收到通过短信了，然后10点就开始了二面，二面大概持续了50分钟。
二面的基本流程和一面类似，自我介绍+针对项目提问+手撕代码
（1）自我介绍，跟一面一样
（2）打开一个文本，讲述你的项目流程，然后针对项目进行提问。
（3）手撕代码
面试官给了一道双向递增链表的插入题目，因为面试开始的比较晚，大概10点10分才开始进入面试，手撕代码就只给了我15分钟。一开始我没听清面试官只要我写核心代码，我还从头开始构建了链表，后面写到插入核心代码了，面试官发现了不对劲又跟我说只要写核心代码，问我写到哪了。我确认不用运行，不用输出，就赶紧把核心代码部分写完，后面写完跟面试官解释思路后，发现忘了处理头结点的输入，链表的插入处理应该处理头+中间+处理尾。面试官一提到头我就立马明白，然后在相应的位置告诉面试官应该在这里处理头，只能说亡羊补牢了。
反问环节：我还是要面试官对我刚才的面试给一个评价和建议。可能出于流程不允许，面试官没说太多，说了还可以呀，挺不错。然后问我安排了什么时候进行主管面试吗，我说还没有，好像是要到月底吧。
本次面试就结束了
过了几分钟就收到了二面通过的短信。
主管面：本来以为今天的面试结束了，后面HR又跟我说下午1点半开始主管面。主管面持续了大概50多分钟
主管面就没有问专业知识，主要是了解个人的性格以及对华为公司文化的认同
主管面问了关于华为有什么了解、对华为的认同、平时如何学习、业余爱好、以及未来规划和期望薪酬，后面就是反问环节问了一些关于应届生培养、给自己的建议这些。
华为ic前端设计工程师面试题
面试官给了一道双向递增链表的插入题目
给了我一道排序题：给定两个数组arr1和arr2，要求把arr1中的元素按照arr2中元素出现的顺序排序，如果arr1中出现的元素在arr2中没有，那就按照升序排列。
一面：
1、亚稳态是怎么形成的？有什么危害？该怎么消除？
2、制程是什么？制程的进步给芯片会带来什么进步？又会
带来什么消极的效应？
3、制程提升会产生低阈值MOS管，但是也会造成漏电增加。你
有什么办法降低芯片的功耗？
4、你的项目是干嘛的？规模（代码）怎么样？都是你自己做的嘛？
5、手撕一个代码吧，串行输入三个8bit数据，每个有效数据输入都会
有一个valid_in，之后进行比较，由大到小串行输出，每个有效数据输
出都要有valid_out，三个数据输出结束给一个done信号。
一开始我用了三组寄存器保存三个排列好大小的数据，再用了一组寄存器
做数据输出，用两个比较器进行数据比较。面试官让我优化，最后在其
循循善诱之下，我把输出寄存器去掉，利用另三组中某一组寄存器进行输出，
因为是串行输出，在第一个数据输出的同时将下一个数据赋值给“输出”寄存器。
并且利用串行特点优化成只使用一个比较器（只比较data_0与data_in）
华为数字芯片工程师面试题
1、了解uvm嘛？你认为设计和验证的区别是怎样的？
2、或者从另一个角度说，为什么reference model不能让
设计的人员来写？
因为这很容易让DUT和reference model的功能自洽，没有
比较的意义了。然后说了一堆黑盒白盒灰盒，网有点卡没
听清楚。最重要的是要从两个不同的方面对DUT的功能进
行对比，不能自洽。
3、你的控制器时钟比如从2G变到3G了，会对信号完整性造
成什么影响？该怎么解决？
我就回答了个ODT，利用终端电阻吸收信号反射保证完整性
（这也是JEDEC文档介绍的ODT的功能）。面试官说对这是
一种方法，还有别的吗？无。。。。
4、你的控制器有对DDR3进行training嘛？有calibration
嘛？在控制器工作的时候上级接口会给你读写命令嘛（就
是问我有没有状态信号给出）？这个状态信号是跨时钟
域，怎么处理的？快到慢不会出现漏采嘛？
5、说一下常用的跨时钟域信号的同步方法吧。
6、手撕一个代码，你选设计还是验证？画出电路图写出关
键代码。
然后我就手撕了一下单比特快到慢跨时钟域反馈展宽电
路。
三面：
1、你有没有在某段时间里有特别想超越他人当第一的想法？
我就说本科之前有，所以成绩不错保研到了复旦，但是研究生之后就一直在做项目，学
习成绩也相对不重要了。
2、你业余时间都在干嘛？有什么爱好嘛？
没什么业余时间，在阿里实习996，在实验室也是每晚十点多回宿舍。其余业余时间也主
要是打乒乓球锻炼了。
3、你怎么看待华为“艰苦奋斗”“时常自省”的价值观？
（我感觉就是在问我怎么看待华为996的工作）国内科技公司起步可能本来就
比国外晚，甚至晚很多年，只能付出比他们更多的时间精力来弥补。只有这样
才能存活下去，才能讲更进一步的进步。
4、那“时常自省”呢？
我经常自省。当初在入职阿里之前没有提前学习sv跟uvm的知识就已经让我非常自责
了。本来应该提前学习的。
5、你认为提前学习很重要？
对，就拿实习来说，当你入组之后发现有些人已经有较好的基础，已经用uvm搭建验证
环境了，而你还在起步阶段，这就让人非常的难受。。。。
6、我看你在阿里还实习了一段时间，如果阿里跟华为同时。。。（我还没等他
说完，抢先一步“那必须是华为啊”）不不不，我说你会从什么角度考虑？
华为的面试一共三面，两轮技术面和一轮业务主管面。第一轮技术面面试官比较严肃，也挑了些刺，第二轮技术面聊天成分更多一些。主管面也会问一些专业知识，但不会太深入。两轮技术面均会现场做题。
面试官问的面试题：华为芯片与器件设计工程师面试题
第一轮技术面：
1. 介绍自己的项目（大部分时间）
2. 项目的难点在哪里，自己做了多少
3. 同步电路和异步电路的区别以及各自优劣
4. 做题，给一个行为级verilog小模块，画出结构图使得所用资源最少（只能用给定的基本单元）
第二轮技术面：
1. 共享屏幕看了下成绩单，介绍下所学课程
2. 挑了两门课分别问了下为什么高分和低分
3. 手撕代码：32位乘法器（任意方法实现）
4. 写的乘法器资源消耗和时序如何
第三轮主管面：
1. 介绍项目
2. 为什么去留学
3. 留学生活中遇到的困难
4. 介绍了下部门并可以反问
面试官很温和，遇到不会的都会引导你，但是可能会扣分
1. 挨着问了一遍项目：居然射频也懂，问我基带信号出来是怎么变到射频的，是不是IQ调制。
2. DDR是怎么集成到项目中的，我说block design，他说其实可以直接RTL集成，这样更好仿真。
3. AXI相关：如果2个master和4个slave，master的ID有3位，那么转换到slave后ID变成几位
4. 硬件软件环境相关：软件环境是如何搭建的，调试工具下载程序时怎么实现的。5. VCS的工作流程，compile后产生哪些文件
华为数字ic设计工程师面试题
你的项目经历是什么？
axi具体是什么
1. 然后把笔试题当中的一些问题问了一遍
2. 首先3个项目挨着问了一遍
3. soc架构、AXI总线（只问到outstanding了）
4. 提问：有哪些方向？
有GPU、PCIE、DDR一些控制器IP的设计，做成一个大的SOC
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