数字ic开发工程师面试经验 - 共30条真实数字ic开发工程师面试经验分享

杭州海康威视数字技术股份有限公司 - 数字ic开发工程师

面试时间：2022面试职位：数字ic开发工程师分享时间：2022-05

面试经历：: 校园实习生招聘，大概三月底投的，相对投的比较晚，投了大概一周后收到了笔试题，海康貌似实习生笔试题就是行测题，反正我就只有行测题，做完之后大概一周后就收到了面试的电话，之后就是电话面试，电话面试就正常，电话面试后就没什么结果了，在群里看好像是实习生是招满为止，所以就没结果了，所以以后大家要是投海康实习，还是尽量早投递。
面试官提的问题：: 主要自我介绍、聊项目、对海康的了解、提出自己的问题、来实习的目的，总体来说过程轻松。面试问题主要如下：
（1）功能，你负责了哪部分，描述整个系统；
（2）具体细节，这部分是怎么实现的；
（3）系统中的CDC（跨时钟域）是怎么处理的，你还了解其他的处理方式吗，项目中异步FIFO的深度怎么确定的；CDC跨时钟域处理及相应的时序约束；
（4）高速接口底层原理，外部呈现的总线或者接口形式是怎样的（AXI-Stream），速率，为什么用RapidIO而不用其他接口，怎么去写的相应的驱动，调试中遇到的问题及解决方式；
（5） HLS和RTL的区别、优势和劣势，项目里哪些用的HLS，哪些用的Verilog；
（6）有没有做软硬件的联合设计和调试，比如以太网之类的，和上层交互；
（7）提到了布线拥塞，问什么会导致布线拥塞；

有用(6) 面试难度：难度一般应聘途径：网上申请

面试时间：2022面试职位：数字ic开发工程师分享时间：2022-09

面试经历：: 1、官网投递获得面试机会（不需要笔试，面试中会出题（包括手撕代码），有点类似在面试中笔试）。
2、面试为1V1单面。
面试官提的问题：: 1）面试官一上来就给我介绍了面试的流程，前面自我介绍，讲项目，针对项目主要问了对DDR的了解，比如DDR基本架构，DDR读写速度受哪些因素影响（主要考虑跨地址访问以及读写转换）。
2）然后问了FPGA基本架构，FPGA各类资源（LUT\MUX\DSP\BRAM），如何使用FPGA实现16选1MUX。
3）接着出题，8Bit数据返回右边第一个1的位置Verilog实现，实现后问如果时钟频率比较高需要如何修改代码。
4）反问问题。

有用(0) 面试感觉：一般面试难度：难度一般应聘途径：网上申请

面试时间：2022面试职位：数字ic开发工程师分享时间：2023-09

面试经历：: 有两位面试官进行线上面试，首先进行简短的自我介绍，自我介绍的过程中，面试官会浏览简历，然后提出专业课程的问题以及针对简历上的项目经历提出一些问题，最后询问还有什么问题
面试官提的问题：: 数字ic设计的流程是什么？
什么是静态时序分析？如何做静态时序分析？
FPGA课程中学习的建立时间和保持时间是什么？
你的毕业设计一个大概的框架是什么？
你还有什么问题要问我们的？

有用(0) 面试难度：难度一般应聘途径：校园招聘